Yeni kuantum simülasyon yöntemiyle 2 nanometre çiplerin önü açıldı

Güney Koreli araştırmacılar, 2 nanometre üretim sınırında çip tasarımını zorlaştıran kuantum tünellemesi sorununu üretim öncesinde hesaplayabilen yeni bir simülasyon yöntemi geliştirdi. Teknoloji, transistörlerin atom düzeyindeki davranışını modelleyerek Ar-Ge maliyetlerini azaltmayı ve yeni nesil çiplerin geliştirme sürecini hızlandırmayı hedefliyor.

Yarı iletken endüstrisi, daha küçük ve daha güçlü çipler üretme yarışında fiziksel sınırlarla karşı karşıya kalıyor. Akıllı telefonlardan yapay zeka sunucularına kadar birçok teknolojinin temelinde yer alan transistörlerin küçültülmesi, özellikle 2 nanometre ölçeğinde kuantum tünellemesi olarak bilinen önemli bir sorunu gündeme getiriyor. Kuantum tünellemesi, elektronların geçmemesi gereken enerji bariyerlerini aşarak akım kontrolünü bozmasına yol açıyor. Bu durum, çiplerin performansını ve enerji verimliliğini doğrudan etkiliyor. Kore İleri Bilim ve Teknoloji Enstitüsü araştırmacıları, bu sorunun üretim öncesinde daha doğru öngörülebilmesi için yeni bir simülasyon teknolojisi geliştirdi.DENEME-YANILMA SÜRECİ AZALABİLİRBugüne kadar metal kontakların yarı iletken kanallarla birleştiği noktalarda ortaya çıkan atom ölçekli etkileşimleri doğrudan ölçmek oldukça zordu. Bu nedenle çip üreticileri, yeni tasarımları test etmek için çoğu zaman maliyetli ve uzun prototip süreçlerine başvurmak zorunda kalıyordu. KAIST ekibi, deneysel verilere bağımlı kalmadan doğrudan fizik yasalarına dayanan bir hesaplama yöntemi kullandı. Bu yaklaşım, malzemelerin davranışını üretim aşamasına geçmeden önce bilgisayar ortamında tahmin etmeyi amaçlıyor.MS-DFT ÇERÇEVESİ GELİŞTİRİLDİAraştırmacıların geliştirdiği yöntem, “Çoklu Uzay Kısıtlı Arama Yoğunluk Fonksiyonel Teorisi” olarak adlandırılan MS-DFT çerçevesine dayanıyor. Bu model, elektronların metal-yarı iletken arayüzlerinde nasıl hareket ettiğini atom düzeyinde simüle ediyor. Böylece transistör performansı, fiziksel ölçeklendirme sınırları ve olası elektron sızıntıları üretim öncesinde daha net biçimde hesaplanabiliyor.ÇİP TASARIMINDA ÖNGÖRÜLEBİLİRLİK SAĞLIYORYeni simülasyon yöntemi, çip tasarımcılarının üretime geçmeden önce kritik performans sınırlarını görmesine imkan tanıyor. Bu sayede üretim hattında yapılacak fiziksel testlerin sayısı azalabilir ve Ar-Ge süreçleri daha verimli hale gelebilir. KAIST araştırmacıları, yöntemin özellikle yapay zeka ve yüksek performanslı bilgi işlem çiplerinde geliştirme süresini kısaltabileceğini belirtiyor.MOLİBDEN DİSÜLFÜR ÜZERİNDE TEST EDİLDİAraştırma ekibi, sistemin uygulanabilirliğini göstermek için simülasyonu iki boyutlu tek katmanlı molibden disülfür üzerinde test etti. MoS2 olarak bilinen bu malzeme, gelecek nesil transistör kanalları için umut vadeden seçeneklerden biri olarak değerlendiriliyor. Simülasyon sonuçları, minimum transistör boyutunun sabit bir fiziksel sınır olmadığını gösterdi. Doğru metal elektrot ve cihaz tasarımı seçildiğinde bu sınırın daha aşağıya çekilebileceği ortaya kondu.4 NANOMETRENİN ALTINDA SIZINTI BASTIRILABİLİYORAraştırmada incelenen malzeme kombinasyonlarında, elektron sızıntısının 4 nanometrenin altındaki fiziksel boyutlarda bile bastırılabileceği gösterildi. Bu bulgu, daha küçük ve daha verimli transistör tasarımlarının mümkün olabileceğine işaret ediyor. Çalışma, mevcut üretim teknolojilerinin ötesinde daha küçük ölçekte çalışabilecek yeni çip mimarileri için önemli bir hesaplama aracı sunuyor.YENİ NESİL TRANSİSTÖRLER İÇİN FİZİKSEL KRİTERKAIST araştırmasına öncülük eden Profesör Yong-Hoon Kim, çalışmanın yeni nesil transistörlerin ne kadar küçülebileceğini tanımlamak için yeni bir fiziksel kriter sunduğunu belirtti. Kim, deneysel olarak incelenmesi zor olan 10 nanometre altı bölgelerdeki kuantum mekaniksel olayların hesaplamalı olarak analiz edilebildiğini ifade etti. Araştırmacılara göre bu yaklaşım, yeni nesil transistör tasarımlarında daha doğru malzeme ve mimari seçimi yapılmasına katkı sağlayabilir.YAPAY ZEKA ÇİPLERİ İÇİN ÖNEMLİ ADIMVeri merkezleri, yapay zeka işlemcileri ve yüksek performanslı bilgi işlem sistemleri giderek daha fazla enerji tüketiyor. Bu nedenle daha küçük, daha verimli ve daha az sızıntı akımına sahip transistörler, çip sektörünün öncelikli hedefleri arasında yer alıyor. KAIST’in geliştirdiği simülasyon yöntemi, üretim öncesinde tasarım risklerini azaltarak enerji verimliliği yüksek çiplerin geliştirilmesini kolaylaştırabilir. Bu çalışma, yarı iletken endüstrisinin 2 nanometre ve altındaki üretim ölçeklerinde karşılaştığı fiziksel sınırları daha iyi anlaması için yeni bir hesaplamalı araç sunuyor.